空明拳第一路 - 空碗盛飯

跟 SRAM 訊號奮鬥了一天，除了稍微關心一下學弟妹外，其餘都在看我的波形。

明明所有的 input 我都 follow 了，已經沒有 unknown 訊號，沒想到一個 miscompare 都沒少？

這時能做的事就是放空自己，明天再來一遍，只要按部就班的從頭檢查一遍，我想答案就能呼之欲出了吧？

幾個我比較關心的點如下：

01. 為什會產生檔名為 Fast_function 的 SRAM Verilog，這到底從哪裡來的？應該是客戶 perl tool 產生出來的 file_list 吧！

02. 為了避開沒有 license 的問題，我們自己把 Memory Model hack 掉，這樣合理嗎？

03. 如果 Address 跟 Data 都正常，只有 Q 不正常，那問題還是出在 SRAM 本身嗎？

04. 雖然我可以透過 iverilog 前置展開 SRAM Verilog 檔案，但我需要一個比較 smart 的方式，確定那些 defines 哪個是存在的，好像除了改 Code 重新編譯外，我想不到其他方法，但這樣又要把客戶的檔案複製一份到我的資料夾，想想就阿雜。

05. 到底是否是 AXI 訊號未初始化引起？但我也把該 Alert 成功搞定了，Log 已經看不到了？

06. 我今天強制 force 了一個 closed loop 訊號，是否把 function 搞亂了？

為啥上星期解決另外一顆 SRAM 的經驗套用在這裡不管用呢？