為了 debug netlist simulation 問題,我已經花了快兩個星期的時間。
當然不是全心全意的只做這個,中間還需要分心處理別的問題。
總之,這個問題已經困擾了我兩個星期。
今天終於有一點曙光了,筆記本在公司,只好在這記錄一下了。
- RTL 可過,netlist 失敗。
- Only MBIST 可過,MBIST + Scan 失敗。
- 跟 MBIST EDA 版本無關。
- 降頻到 100 MHz + Version 2025 也是失敗。
- 出問題的 SRAM 所有 input 相關都比 RTL 快了 0.5 ns。
- RTL 針對那顆 clock gate ( 需 define power domain 那個 ),x -> 0,故造成 RTL 晚了 0.5 ns。
- Repair Pre 沒有失敗,Repair Post 跟 BIST Pattern 有一樣的 mismatches,但 GO Check 沒問題。
真是個 borning 的工作,我好想 coding 呀。
2026/07/10 更新
星期一終於找到原因,原來是某個 clock gate TE 連線到 always on 的訊號,這導致 MBIST 行為都不如預期,因為 BIST CLK 應該要開開關關才對。
同理,那顆 SRAM 的 input 訊號差了 1ns 並不是造成失敗的主因,雖然這跟我想的不一樣就是了?
但是一些關鍵點的時間戳,比如 Pattern 開始時間,測試結束時間,RTL 和 netlist 的時間倒是一致。
勿在浮沙築高塔,古人誠不欺我也。