01. netlist simulation 時,除非 cell 有 power port,不然不要誤用帶 power port 的 Verilog,因為需要有電,buf 的 output 才不會 x,不確定是特殊 cell 還是通例,也許之後可以看有無 define 可以設定。
02. simulation 時,如果吐出一堆 ASSERT,比如說 IEEE package,xrun 可以在 dump Tcl 檔案裡面加上 assertion -off -vhdl -all 便可以關掉 ASSERT,simulation 速度也會加快。
03. top simulation 時,如果 file_list 檔案過多時,可能只是更改幾個檔案,比如將 memory 檔案從 fast_func 改成正常版本,有可能會發生 unresolved object,此時改掉編譯暫存檔整個重來即可。
上面不確定是 xrun 參數有問題還是怎樣?也有可能跟之前 liborder 等問題類似?