尤其最近的一個工作項目是要跑他提供的 IP Testbench。
大部分情況下，我們從客戶那拿到的 input 都是 netlist，所以，IP 相關的文件會提到如何做客戶 design 的 gatesim！（實際上，他文件寫的對我解決問題都沒幫助！）
雖然我們客戶某些 rtl 資料夾不想給我們，但因為那本來就跟 netlist 無關，故不給好像也還合理？
但是當使用 NCVerilog 編譯的時候，連 Synopsys 自己 Testbench 的相關檔案編譯都會有錯誤，這我實在是不能接受！
我能接受你只給 vcs 的 Testbench，但既然你有 option 可以選擇，理論上你應該要測試過沒問題才對？
但從昨天中午拿到客戶最後給的 C code 檔案後，我都一直在解決編譯的錯誤，直到今天晚上 10 點左右，我才順利跑起 simulation！
雖然這兩天大部分的時間都在跟我同事看他 Testbench 的問題，還有扣掉開會及上課的時間，我應該至少也花了 4 ~ 5 個小時有，真的是浪費我的生命XD
拿這些時間多寫幾個 Vim functions 來幫助我工作不是更好嗎？
不如歸去呀XD
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