Hack Tessent command

EDA 相關工作最討厭的就是只能透過 EDA 執行！

目前這份工作會遇到的問題，說穿了就是不斷的改寫 command，try command，確認結果是否符合預期！

雖然還不確定 AI 對 Verilog 的掌握度？但這樣的工作模式，直覺就是很適合用 Claude Code 來執行。

不過 AI 在我們這行有資料安全性的問題，故也不太可能用 AI 來幫助工作。

針對一些較複雜的問題，比如我最近完成的，感覺就真的要當作 Coding 來處理。

這時問題就來了，我們的 script 穿插了 EDA 指令以及正常的 Tcl command，如果只是不小心 Tcl 語法寫錯，往往都要等到 EDA 執行到該階段才會報錯，一來一往真的很浪費時間。

而我個人最討厭的就是浪費時間。

我想，我應該要花點時間把一些 EDA command 轉成自己的 Tcl procedure，這樣一來，如果只是要檢查純 Tcl 語法，我就不需要靠 EDA 來執行。

雖然這只能解決我一部分痛點，很多東西，我還是需要 EDA 執行，才能得到真實電路的回傳結果。

沒魚蝦也好，不然我也不知該怎麼辦了？

還是來聽萬芳的歌好了XD