原來我的筆電在某些時候選擇更新後關機，其實並未關機而是不知道某種原因他又重開機了，結果導致電池耗盡進入休眠狀態！
上圖可以看到我第一次開機是因為當天 09：46 開始開機使用電腦，第二次開機是更新後自己開機，第三次就不知道為什麼又開機了一次？
13：22 的時候終於因為電力不足進入休眠。
如果是這樣，下次開機就會進入 BIOS 選單而無法直接開機。
記錄一下狀況，下次才會知道發生什麼事。
2025年8月24日 星期日
2025年8月7日 星期四
第一次使用 VCS 就上手
果然 Synopsys 很喜歡留一手XD
最近一個東東一定要用 VCS 才能成功跑完模擬，使用 xrun 完全不行。
我想這也不意外，畢竟都是同一家的產品。
理論上 VCS 開啟那個功能後，我應該可以看到 VCS 如何對那些 register 設值，但是有一半的訊號，他不會告訴你他是如何給值！
今天想過使用 dump waveform 裡面的訊號來驗證這些值是什麼？但奇怪的是這些訊號居然都不在 waveform 裡面？嚴格來說，應該是 standard cell 的 instance 找不到？
究竟原因是什麼，我還未知就是了！改天想到再來研究看看。
這星期算是我第一次使用 VCS，剛看了一些文章後，還是把一些技巧記錄一下避免忘記。
01. -R 很好用，雖然說要分離編譯還是 simv 使用的參數不是很難，但如果不用特意區分，只要一股腦的寫在同一個 script 或是 file_list 也不錯。
02. 原本我以為 VCS 不支援 -f file_list 的使用，今天才發現原來是某些參數不行，只要區分開來，就不用像下面這樣寫在 script 裡面，後面多了一個醜醜的反斜線，看了就有礙觀瞻XD
vcs \
-option1 \
-option2 \
-final_option
使用 file_list 的好處還不只是好看而已，不要的參數可以隨時註解起來，不需要另外剪下放到下面以備不時之需。
不過也許是我對 script 不熟，還沒想到要如何克服這個問題就是！
03. UCLI 有點像是 GNU GDB，可以下斷點看訊號或是改值。
04. -debug_pp, -debug_all 是配合 UCLI 及 DVE 使用。
UCLI - User Command Line Interface
DVE - Discovery Visible Environment ( GUI )
不過，現在好像比較少人用 DVE？
05. -notice 顯示詳細的診斷訊息。
06. +vcs+lic+wait 無限的等待 license。
07. -l log_name 這個參數跟 Xcelium 一樣。
08. dump VCD 相關。
+vcs+vcdpluson
-vcd <filename>
應該還有很多，先知道這些即可，有需要再查詢即可。
這篇是我覺得寫得還不錯的文章。
2025/08/08 更新
原來要加上 +fsdb+keep_cell_module="*" 的語法才會 dump 那些 cell 的訊號，檢查了一下，Xcelium 看起來預設就會 dump 了。
另外，不知道為什麼 -P xxx.tab /verdi/pli.a 要 dump FSDB 的參數，放在 file_list 會讓 $fsdb 相關的系統函數找不到？即使改用 -debug_access 也是一樣（-P 在 Verdi 2024 後就會過時）。
後來查了一下，改用 bash script 的方法解決，雖然要宣告一個陣列，但還算可以就是。
2025/08/10 更新
前天測試時，argv 沒有斷行，理論上 Bash 應該不會把空白行傳到執行檔去，但還是驗證一下好了。
從上圖可以看出，我自己用 c code 寫的假 vcs 確實不會收到像是 Line 16 或是 Line 17 的空白行，除了 -f design.f 被 Bash 斷成兩個參數傳進我的假 vcs。
這本來就是預設行為，故很合理。
只不過用這樣的方式傳進 VCS 後，log 最前面會看到 VCS 把傳進去的參數印出來一遍，然後才是 VCS header 的訊息。
這樣也好，每個 Log 就可以知道是傳什麼參數了！
xrun 則是參數有改就一定會再顯示一次在 Log 最前面。
用不同的 simulation 真的會錯亂，有時候都會忘記自己在用哪個XD
2025/08/19 更新
因為某些緣故無法 dump fsdb，只能 dump VCD。
使用這個 option 就不用寫在 verilog 裡面還可以指定檔名，對自動化比較方便。
+vcs+dumpvars+xxx.vcd
不過，要加上 debug_all 才能 dump standard cell 的訊號。
另外，file_list 的 option 有點差異。
-F 比 -f 多了可以指定檔案路徑的功能，我猜 -f 只能夠有檔案名稱？
gtkwave 是我大哥
雖然最近使用 Verdi 快速幫我定位 x 訊號的問題，再加上點擊訊號或物件馬上跳到 RTL code，或是在 RTL Code 中追蹤 wire，不論是上述哪個功能，都是我覺得蠻好用的功能。
但純粹就看波型來說，我還是比較喜歡 gtkwave。
尤其你有一堆一樣的 instance 裡面的訊號要看，可以快速的使用 Search -> Signal Search Regexp，一下就把一堆訊號找出來加入。
儲存訊號的 gtkw 檔案，也可以很快的複製一份並直接更改內容變成 for 新的波型使用，理論上可以開啟別的 gtkw 來對應？但我還是習慣複製一份！
我想 gtkwave 欠缺的應該只是快速的找到 instance 吧？畢竟一層一層點不是很好用。
也許 nWave 也有對應的功能可用，但我還沒找到就是。
今天為了簡報要抓取兩個波型的畫面來比較，只要簡單使用下面 command 就可以同時開啟兩個檔案在同一個視窗。
twinwave xxxx.gtkw + yyyy.gtkw
這樣的軟體你怎能不喜歡呢？
2025年8月3日 星期日
force, release, deposit command
一般來說，當我們 Testbench 測試時若遇到結果不如預期，往往都是某些訊號忘了設定，此時使用 force 便可以輕鬆搞定。
這樣的 case 一般不需要用到 release 解除原本的 force。
但換句話說，如果是需要 release 的 case，EDA 廠商的 Tcl deposit command 會比較好用，不需要另外記得 release，只要驅動該訊號的 input 有所變動，自然會以新值取代原本 deposit 給予的值。
即使記得 release 也不是什麼 case 都能讓原本的訊號繼續工作？
假設我們是對某根訊號 force x，假設這個訊號的電路是跟自己做反向，那這個訊號就會永遠 unknown 下去。
不知道觀察到的現象是否可以解釋 unknown 還是有機會無法回復呢？
2025年7月26日 星期六
給開司一罐啤酒
昨天是回到以前辦公室的第一天，畢竟我在那個空間也待了 10 年有，昨天上完廁所常常不自覺地走回以前位子XD
既然是回去的第一天，不買罐咖啡給自己說不過去，但該解決的事還是得解決。
查了一個星期多的訊號後，個人猜測失敗原因是因為不能滿足文件要求，如果要一個一個訊號自己慢慢初始化不太實際，也不能一股腦用 force 和 release 給足訊號，於是這兩天便先往下一階段邁進。
坦白說要用人工重新拉線很容易寫錯，即使對 Vim 略懂略懂的我，還是覺得太花時間了！
昨天趁著中午及下午上班後，簡單寫個小程式，可以幫我宣告 wire、增加註解以及加上一個 MUX。
雖然可以做到上述的事，但一個下午試用的結果，我的函數參數增加到 9 個，即使我呼叫 add_mux 的程式也是使用 sed parse 出 initialize instance 的 pin 所組成，但還是覺得很辛苦。
加上加班時間，大概快 9 個小時只加完 95 組 wire，大部分時間都是一個一個人工比對參數是否合理，中間還有開過 3 次 Tessent 確認連線是否有問題，大概一個小時加完 10 組訊號又多一點。
今天因為要出去，出門前還是稍微修改了一下 add_mux 參數，讓他跟原本客戶的名字及 index 比較能 match 得上。
明天不出門應該可以把剩下的加完。
這樣的需求就是要寫 config 檔餵進程式，雖然還是要比對 config 檔，但應該是比人工 coding 快，只是這樣的流程如何設計還是需要好好規劃才會好用。
畢竟 9 個參數的函數扣掉 2 個 default value 也還是有 7 個參數要加，自己用無所謂，要給人用就有點麻煩，但我也不認為這些參數可以省略就是了。
另一個方式就是只複製 top module，這樣 pyverilog parsing 應該就不會太慢，不過還是少不了 config 檔就是。
順帶一提，我這裡的 config 檔就是產生呼叫 add_mux 的語法，也就是使用 sed 產生出 code。
2025年7月23日 星期三
gtkwave 待驗證事項
gtkwave 什麼都好，就是使用滑鼠滾輪時，作動的是移動時間軸而不是像 Verdi 是調整訊號欄位的上下滾動。
看文件是有一個 use_scrollwheel_as_y 的選項可以使用，但不論是在家裡還是工作站都無法生效？
改天有空再來翻翻 source code 確定是否誤會了文件的意思。
2025/07/26 更新
稍微翻了一下 README，似乎在某個版本後就拿掉這個選項？
2025年7月20日 星期日
電路是個很神奇的東東
雖然 debug 很煩，很多時候會找不到方向，還有問題一直無法收斂，但多少還是可以從中學到一點新知識。
電路是個很神奇的東東，可能只是某一個 bit 不對，就導致整個 simulation 不如預期。
昨天剛好跟同事討論到 $display 出現了 xX 的字眼，查了一下，才知道這兩者是有細微的不同。
簡單來說，當訊號中有一部分是 unknown，就會看到大寫的 X。
反之，如果訊號全部 unknown，便是小寫的 x。
長知識了XD
下面是一個簡單的例子以及規格書描述。
2025年7月15日 星期二
好久沒看 Vim 的書了
最近都在連工作站測試，放假除了出去外，有想法都會進工作站試個幾局XD
原本下班前覺得妥當的東西，剛剛連回去看的結果居然不如預期？
無奈之下，還是先 dump fsdb 好了，根據我星期日的測試，雖然因為缺少 license 無法開啟，但還是可以透過 fsdb2vcd 得到 VCD 檔案，如果我們又無聊的透過 vcd2fsdb，這個 fsdb 就可以解除封印，不過不排除是我星期日測太多眼花了XD
唯一可以確定的是 VCD 轉 fsdb 就沒有 license 問題。
目前網路上找的到的解釋就是下面這張圖，感覺很像 Synopsys 會做的事XD
不知不覺小老婆演唱會也過去好幾個星期了，這次雖然準時登入還是搶不到票，不過我喜歡的歌演唱會也不會唱就是了！
現在有點懷疑是否真的要用 VCS 才能順利跑成功？
我果然還是太嫩了？以為憑我 SW 的經驗可以無往不利？
幸好之前投資 Vim 的點數沒有白費，不需要找阿卡拉重置點數！
如果這一年多來沒有投資 Vim，我估計我跑過的測試應該會少 1/3 以上！
很多時候要改一堆東西，Vim 不熟都很難搞定XD
2025/07/15 更新
成也蕭何，敗也蕭何。
就是對自己的 Vim 技巧太有信心，沒想到居然少給了某個 hard macro 電，還好同事有幫忙看到，不然我應該找不出來，該段 code 看了至少 10 次以上有。
這告訴我們一件事，EDA 工具已經告訴我們哪個訊號有問題，第一件事一定是去檢查那根訊號，而不是把整段 code 又看一次。
另外，fsdb2vcd 有點愚蠢，從上班轉到下班回到家遠端連線都還沒轉完，那還不如直接 dump VCD 都沒那麼慢！
EDA 工作每件事都很花時間，還是盡量不要犯蠢較好，不過好像很難避免？
這應該不是什麼 SOP 可以解決的！
我能想到的就是可以用程式檢查的就寫在 Testbench 內檢查，越早出錯越早離開越好。
$display 想看的訊號，如果可以用程式產生 $display 的檢查語法，還是要利用程式來產生，才不會像我一樣敗在那個 bit。
force 的訊號，同理可證。
2025年7月10日 星期四
Linux + Vim 真是絕配
想要得到一份兩個目錄下的檔案內容差異又不想包含 soft-link，Google 一下可以知道 diff 就有這樣的選項可以使用。
diff -r --no-dereference
為什麼要排除 soft-link？假設路徑中前後各有一個 soft-link，則比較出來的差異數量會膨脹成 4 倍。
排除了重複的資料後，diff 結果可以很容易的再用 sed 切出我們要的內容，也就是不同目錄的差異檔案清單。
如果我們把查詢出來的清單再加工成另一份清單，簡單加上一個 Vim Function，我們就可以快速的隨時瀏覽該檔案的差異項目。
diff -r --no dereference Dir1 Dir2 > diff.log
cat diff.log | sed -En 's/diff -r --no-dereference (.*) (.*)/gvim -d \1 \2/p' > diff_file_list.txt
function! CallExternalCmd()
let l:line = getline(".")
execute ":!" . l:line
endfunction
這是我在工作站沒有 WinMerge 這樣的軟體情況下，能夠想出的最佳解法。
當然最佳解一定是在工作站安裝 WinMerge 類似的軟體，雖然在 Linux 上 command line 才是王道，如果偶爾也有 GUI 可用，那也是個不錯的休閒時光XD
2025年7月6日 星期日
2025年7月5日 星期六
動態改變 Verilog 選項
很多時候，工作就是一連串的取捨。
以 Verilog 來說，`ifdef 是編譯時期決定的，可以用這個來決定 Verilog 的行為。
但如果我們想要增加功能，我們就必須重新 define 新的 macro 並重新編譯才行。
想要動態改變 Verilog 選項，就必須使用 $test$plusargs 或是 $value$plusargs，前者類似 `ifdef，我們想要知道的是某個值是否有定義，後者則是我們想知道某個值是什麼。
下面便是一個簡單的例子。
值得注意的是，使用 `ifef 或是 `$test$plusargs 並沒有什麼準則，端看你的需求是什麼？
動態改變某個選項，意味 simulation 必須一直做判斷求值的動作，我想這多少也會增加 simulation 的時間？
假設不考慮效能的話，動態一定是比 `ifdef 好，至少你可以一眼看出程式在幹嗎！
自己寫的 Verilog 還好搞，像是 vendor 的 Testbench，它的各個 define 散落各地，光要把他們集合起來餵給 iverilog 就是個大工程。
純軟的人真倒楣，走到哪都要看到爛 code，10 幾年前我看高通以及微軟的 AK 已經覺得夠爛了，沒想到現在看到 Synopsys 的 code，我才知道人外有人，天外有天。
一爛還有一爛爛，連文件跟 Testbench 都對不起來是怎樣？
工作站注意事項
已經好幾天下班後或放假時都會連回工作站確認測試結果及做更多的測試。
今天早上外出回來後，就在確認上一次測試的結果時，不知為何 Vim 操作變得很慢，於是只好先離開再進入工作站。結果回來時居然看不到原本的 session 階段，只好忍痛新開 session。
進入新工作階段後，第一件事當然是確認原本的 simulation 是否還在，如果還在要把它 kill 掉，不然最近工作站空間吃緊，測試可能會無法順利完成。
果不其然，上一個 session 的 simulation 還在，當下也沒想太多就 kill 了。
後來為了測試工作站 save session 是否正常，便先離開再進來。
不料，卻看到兩個 session，原本以為已 crash 的 session 居然又在了？進去一看，開啟的 shell 視窗都在，難怪先前 ps 還可以看到原本的 simulation。
我想我想相反了，只要 ps 可以看到 process id，那就表示 session 沒有失效，只是不知為何當初登入時看不到，很可能重新連線就可以看到了！
可恨我的測試只好又重頭再來一遍XD
2025年7月3日 星期四
fsdb 替代方案
雖然在 github 找了幾個關於 fsdb 的替代方案，不過 Windows 上並沒有合適的檔案可供測試，故暫時無法得知一些替代方案是否可以解決？
看起來除了控制 VCD 的 level 與 instance 層級之外，目前的最好解法便是在適當的地方，呼叫系統指令暫時關掉不想要的 dump 動作。
跑起來的感覺大概就像下面那張圖一樣。
從 100 ns 開始，呼叫 $dumpoff 停止 dump，接著在 200 ns 開始，呼叫 $dumpon 恢復 dump。
另外，下午在找資料的過程中，無意間發現當初開發 fsdb 的人。
一般來說，我都會很佩服這樣的人！
不過，唉，不說了…
但是有機會我還是會去買他或是她的書來看，至少在 coding 這一項，對方一定是比我強沒錯！
正所謂海納百川，不以人廢言。
《灌籃高手》電子書今日正式上線
中午吃飽飯立刻在公司電腦下單XD
本想早上就買的，但今日要早點去公司測試，只好忍痛放棄？
雖然這套漫畫排不上我想買的漫畫前三名，但看在我在 2014 年也有短暫觀看 NBA 的過往，還是掏出魔法小卡勇敢地買下去。
順便在線上閱讀一下最後一集，不得不說感覺還是很熱血，下午想做的測試也不禁讓我熱血沸騰起來。
哪天才能等到我的黑豹列傳呀！
2025/07/03 晚上更新
雖然人是熱血沸騰起來沒錯，但只多過了 2 種測試，有些地方無法解釋且跟文件對不起來，待我晚上連回公司時好好想想。
順便附上嘿嘿後的最後一集封面！
要是現在放棄的話，比賽就結束了XD
2025年7月2日 星期三
xmhelp
DC 有 man 可以查詢錯誤，NCVerilog 則是 xmhelp 指令。
比如我在 simulation 的過程中，出現一個 *W,BIGIDX 的錯誤訊息，原本的 log 可以知道是哪個檔案，但如果我們想多了解一點，可以用下面指令來查詢。
xmhelp xmelab BIGIDX
另外，xrun or ncverilog 都是一個統包的指令，其實他會分別作編譯，elaborate 以及跑模擬。
這其實會分別對應到另外 3 支程式。
第一支程式是 xmvlog，接著是 xmelab，最後則是 xmsim。
對應到 iverilog 便是 iverilog + vvp。
另外，NCVerilog 是舊版本名稱，現在應該是 Xcelium。
2025/07/03 更新
上面只是舉例用法，xmhelp 後面的參數要看你是哪一階段的錯誤，就要填上對應的程式名稱。
比如 xmhelp xmvlog NOINUF。
2025年7月1日 星期二
沒事多讀規格書
原本我以為 timescale 是可以細到針對個別 Verilog 設定XD
昨天在 2005 規格書好像沒有看到？可能是跟我邊分心連到工作站做事有關，不過卻意外多知道一個函數 $printtimescale( )，可以印出目前檔案的 timescale 設定。
今天突然想到，自己寫個 Testbench 來驗證不就好了！
於是我對 Verilog 又多懂了一點點…
今日重點
01. $printtimescale 可以印出目前 timescale。
02. 看起來所有檔案只能用同一個，後面會覆蓋前面（待確認？）。
02. 看起來所有檔案只能用同一個，後面會覆蓋前面（待確認？）。
2025/07/02 更新
下午因為硬碟空間不足，苦等原本測試未果，無法繼續下一個測試。
乾脆跟 Google AI 對談，順便切磋一下彼此對 EDA 軟體心得，後來順口問了一句有關 `timescale 的想法，居然發現 AI 給的例子完美證明了 `timescale 是可以對個別 module 做設定。
我本來的例子由於是 include，因此會原地展開，才會有我後者取代前者的結論。
下面是 AI 給的例子，因為是個別編譯，故分別保留各自的 `timescale。
雖然我昨天又看了一次規格書，實在看不出這樣的結論？
不過，我跟 AI 都一致認為這樣容易產生 bug，最好的方式還是有一個統一的 include 檔案，大家才能都用同樣的設定。
2025年6月30日 星期一
傻強傻的呀
我果然是傻強無誤。
最近使用 Vim 開啟 System Verilog 檔案時，不知道是否是工作站的版本過舊，遇到這種檔案，都無法顯示出 file type，導致語法顏色一片慘白！為了自己方便，設了一個 map 快速鍵，只是每次都要按還是有點麻煩。
今天終於受不了了，打電話詢問 IT 是否可以更新 Vim 版本，一問之下，才知道目前 Server 已經有 8.1X 的版本。
不過號稱對 Vim 略懂略懂的我，一時之間也不知道為什麼在設了 Path 之後，開啟的還是原本的 Vim 7.X 版本，明明 Path 印出來已經是在第一順位？另外一個問題則是目前的 .vimrc 居然不能用在 8.1X 的版本，會爆出一堆 chdir 之類的系統函數找不到？
就在思考 Vim 是否有什麼設定要設時，熊熊想到，我應該自己設 event 就好，這樣就不用麻煩 IT。
不管是 BufRead、BufReadPost 或是 BufEnter 應該都可以達到自動化的目的。
改天有空在來解決使用 Vim 8.1X 的問題，畢竟在工作站上，Shell 直接開啟 Vim 還是比較符合我的工作習慣，在 Windows 我反而習慣直接開啟 gVim。
我是個很容易適應工作環境的人，有什麼就用什麼，不過我到現在從來不會想用 Mac 就是XD
2025年6月29日 星期日
學習如何學習
#!/bin/bash
items=(
A
B
C
)
for ((i=0; i < ${#items[@]}; i++));
do
item=${items[$i]}
echo ${item}
done
上面是 bash script 使用 array 的範例，坦白說我從來都記不住，每次需要時都是去我的 blog 搜尋。
換句話說，我記住的不是程式語法，而是我需要的語法在哪裡？
這個語法可能是在 blog，我寫過的 code 中，或是書本的某個章節。
我也不知道這樣好是不好，但我就是不喜歡背書。
今天剛好 Youtube 跳出薑餅資在談學習的一支影片，這個人是我覺得學習相關的知識說得還不錯的 Youtuber。
我想學習如何學習是件很重要的事，雖說每個人喜歡的方法都不同！
總之，我就是只想記住指標的指標在哪裡，我想記住的不是指標本身XD
1'bx = false
果然跟我想的一樣，1'bx 在 Verilog 中屬於 false 的情況。
我的 Testbench 結束條件是某個 register bit != 1，IP Vender Testbench 的結束條件是判斷 bit == 1'b1，就會繼續在 while loop 中。
但不知為何，我失敗的 Test case 會讀到 1'bx，因為等於 false，自然會跳出迴圈。
下面是我模擬程式的示意圖。
雖然 IP Vender 判斷條件寫的 code 不嚴謹！但問題不是出在這裡，而是為什麼除了 REVISION_CHECK 外的測試，在讀 Shadow register 時居然會讀到 0 or 1 以外的值？
感覺問題本質又回到了原點：
01. 客戶給的 C code 和 firmware 是否正確？
02. 是否有哪個設定是錯的，比如像 cfg 到底是不是 hard code？
03. Testbench 是否有哪邊給的訊號是錯的或是說是否需要調整 timing，就像我用 APB 連 REVISION_CHECK 都過不了？
2025年6月28日 星期六
2025年6月26日 星期四
Gatesim 終於可以 compile 成功了
坦白說，我一直很不喜歡 Synopsys！
尤其最近的一個工作項目是要跑他提供的 IP Testbench。
大部分情況下，我們從客戶那拿到的 input 都是 netlist，所以，IP 相關的文件會提到如何做客戶 design 的 gatesim！（實際上，他文件寫的對我解決問題都沒幫助！）
雖然我們客戶某些 rtl 資料夾不想給我們，但因為那本來就跟 netlist 無關，故不給好像也還合理？
但是當使用 NCVerilog 編譯的時候，連 Synopsys 自己 Testbench 的相關檔案編譯都會有錯誤，這我實在是不能接受！
我能接受你只給 vcs 的 Testbench，但既然你有 option 可以選擇，理論上你應該要測試過沒問題才對？
但從昨天中午拿到客戶最後給的 C code 檔案後，我都一直在解決編譯的錯誤，直到今天晚上 10 點左右，我才順利跑起 simulation！
雖然這兩天大部分的時間都在跟我同事看他 Testbench 的問題，即使扣掉開會及上課的時間，我應該至少也花了 4 ~ 5 個小時有，真的是浪費我的生命XD
拿這些時間多寫幾個 Vim functions 來幫助我工作不是更好嗎？
不如歸去呀XD
2025/06/27 更新
果然如我預期，早上上班登入工作站看到的結果是失敗。
此時第一件事一定是 dump waveform，優先檢查的是 clock 和 reset。
不過，Synopsys 提供的 define 打開就會報錯！還好這個錯誤是可以 Google 到的，只是 LD_PATH 設定的問題，不過，我自己得先補一個 NCVerilog 參數。
但在我一時還找不到 LD_PATH 該設的正確路徑時，為了不浪費中午的時間，於是自己寫一個 initial block 直接 dump VCD 最快，只要硬碟不要爆掉就好XD
稍微看了一下似乎沒看到異常的訊號？
下午只好又繼續翻閱各個文件。
晚上回家連回公司時，忽然想到何不試試 JTAG protocol？
雖然最簡單的 REVISION_CHECK 可以通過，但其他都會報錯，暫時還想不到解法，不過我應該會往自己有修改過的 Verilog 檔案去下手檢查？
2025/06/28 更新
雖然本來就有打算放假連回公司繼續測試，但每測試一次就要等一陣子，實在緩不濟急。
還好，據我多年 coding 經驗，EDA 只要還是由軟體人所開發，我大概就能知道他們是如何設計的？
雖然我可以無腦的複製一份最上層的資料夾再做另一個測試，但是很多 file_list 路徑都要修改，當然這也不是什麼太困難的事，但最麻煩的是我的工作站空間已經不足，我連 dump VCD 都不夠了，雖然我可以 dump fsdb，但不知為何似乎是 license 原因，我無法開啟 fsdb 檔案，故我還是需要 VCD 比較實在。
為了不浪費空間，而我的多個測試也不需要更動 Testbench 內容，最多只是調整 test script 參數。
最好的方式就是只複製 test script、test script 裡面用到的檔案（比如說直接透過 command line 傳給 xrun 的，非 file_list）、幾個 include 檔案（位在測試路徑下的，這些才是動態產生的，原本就在 Testbench 那包的，大部分都不需要修改，故用同一份即可），這些就是我最低限度的檔案，只複製這幾個檔案，我隨時可以長出好幾個測試，這樣更能加速我驗證收斂問題。
現在能限制我的就只剩下 NCVerilog license 個數了！
但我家只有 2 個呀XD
2025年6月24日 星期二
詠春三板斧
一代宗師的武術界曾提到這樣一句話：詠春來來去去就是那三板斧！
今天不知為何在工作時想到這句話？
突然發現，其實我現在的工作每天也是只有用到三板斧XD
我目前工作的三板斧為：Vim、grep、sed。
Vim 不用多說，我自己就寫了一堆 Vim script functions，即使不算自己的 Vim function，我每天用到的 Vim 功能至少就 10 個以上起跳XD
不誇張的說，沒有 Vim，我大概沒辦法工作了！
其次是 grep，很多時候我要解決的問題或是完成手上的工作，說穿了就是在一堆資料中找東東！有了 grep 的幫助，真的節省我很多時間。
最後則是 sed，grep 找到的資料透過 sed 可以輕易的切出任何我要的片段，只要下對 regex，大概事情就完成一半了XD
如果硬要加上第四板斧，我想這道板斧應該就是 find 指令無誤！
Linux 與 Vim 的世界就是這樣的樸實無華，每天都能發現新玩意？
就像是我請教我主管問題一樣，不管何時都是如沐春風！
2025年6月23日 星期一
shell script 真的很難 debug
可能我還不習慣 debug shell script？
上星期五想要檢查一個 list 檔案的每個項目是否存在於另一個 log 中，殊不知一個這麼簡單的東東，我到今天下班前才有空把它搞定，雖然也是因為我今天根本沒時間靜下心來思考的緣故？
總之，我的架構是用 cat list 取得所有項目，然後再把它應用在 for loop 中，不確定這樣是不是大家常用的做法，但至少我覺得這樣的語法我比較不會忘記XD
下面是我回家模擬的結果。
雖然我知道原本的錯誤是誤把 \r 也餵進 grep 的 pattern，但我一時之間也無法解釋第一個 inst_b 怎麼會印的跟我想的不一樣？
改天再來想想 ...
2025/06/23 洗完澡更新
詢問 Bard 的結果，這個語法我應該記不住XD
#!/bin/bash
list=list.txt
source=hier.txt
while IFS= read -r pattern; do
pattern=`echo $pattern | tr -d '\r'`
echo $pattern
grep -E $pattern $source
echo -----------
done < $list
2025/06/24 更新
大概可以猜出為什麼會印出 @inst_b 了？
原本應該是印出 #inst_b@，但因為 inst_b 後面有一個 \r 回車字元，故跳回 # 位置，然後印出 @，所以 # 就被覆蓋掉了？
這應該還算是一個合理的解釋吧XD
2025年6月22日 星期日
Vim Regex Pattern by Google Gemini
底下是 Gmini 整理的。
Vim Regex Pattern 詳細跳脫規則
Vim 的正規表達式語法非常強大，但它的轉義規則與 Perl 或 Python 等語言的標準正規表達式略有不同，尤其是在處理特殊字符時。Vim 將某些特殊字符分為 "魔法" (magic) 和 "非魔法" (nomagic) 兩種模式。
你可以使用不同的前綴來控制正規表達式的魔法模式：
\M: 設定為 全魔法 (very magic) 模式。所有的特殊字符都視為魔法，不需要額外轉義。這是最像 Perl/PCRE 的模式。\m: 設定為 魔法 (magic) 模式 (Vim 預設)。大部分特殊字符是魔法的，少數需要轉義。\v: 設定為 極魔法 (very magic) 模式。所有的特殊字符都視為魔法，不需要額外轉義。這是最推薦使用的模式，因為它與常見的正規表達式引擎行為最接近，減少了混淆。\V: 設定為 非魔法 (very nomagic) 模式。所有的特殊字符都視為普通字符，需要轉義才能具備特殊含義。
推薦：始終使用 \v 開頭的正規表達式，它讓你的模式更直觀。
使用 \v (極魔法) 時的常用特殊字符和其含義：
關於轉義 (Escaping)：
- 當使用
\v(very magic) 模式時，幾乎所有你希望作為字面意義匹配的特殊字符，都需要在其前面加上一個反斜槓\進行轉義。 這包括.*+?|()[]{}^$\等。 - 反斜槓本身 (
\) 在正規表達式中也是特殊字符，所以如果你要匹配字面意義上的反斜槓，你需要寫\\。
例外 (通常不需要轉義的字面字符，除非在特定上下文中):
- 字母和數字通常不需要轉義。
- 逗號
,、破折號-、等號=等非正規表達式特殊字符在模式中通常不需要轉義。
總結
在 Vim Script 中使用正規表達式時，為了清晰和與其他語言習慣保持一致，強烈建議在模式字串的開頭加上 \v (very magic)。這樣，你就只需要記住那些本身就具有特殊意義的字符（如 . * ( [ 等）需要用 \ 來轉義，如果想讓它們作為字面字符匹配。
第一次覺得 AI 有幫助
昨天快篩一條線後，今天終於回了父母家一趟，所以放假這兩天其實都沒什麼在碰 Vim！
晚上回來後，想說來替 Vim 加一個功能好了XD
之前在 trace Verilog 訊號時，會一併顯示目前所在的 module name 以及行數，可以很快知道 trace 訊號有沒有過頭了。
但是很多時候，我們好奇的是這根訊號它又被穿到哪個 module or cell 了！
如果是 cell 那還好辦，畢竟 pin 不會太多。
假設是另一個 module 或是 hard macro，此時 pin 的個數便會很多，甚至在一頁內都看不到 instantiation 的地方？
雖然可以用搜尋的方式找到分號，接著找右大括號，然後用 % 跳到左大括號，如此一來，我們就可以看到 instantiation 的 module name or cell name 了！
不過，如果可以比照 module 一樣處理，工作當然更方便。
可惜，這次用 Google 搜尋 Vim script 關鍵字都不順利，Vim help 又不好閱讀，於是直接詢問 Gemimi，想不到比我用 Google 快？
結論就是我又可以豐富我的 vimrc 了XD
2025/06/23 更新
今天去辦公室馬上拿真實的 netlist 來測試，果然還不錯，除了要稍微修改 regex 外，畢竟，真實的 netlist pin 很多，我原本的假設不一定成立！
不過，重點還是 [".", "(", ")"] 這 3 個字元是否存在於 hightlight 那行，假設有任一個存在，我就當作是 instantiation 語法！
目前使用的感想還行XD
2025年6月17日 星期二
老人安置
最近幫媽媽處理一些親屬老人安置補助的東東，記錄一下避免忘記。
假設符合一定條件，這個補助計畫網頁文字為「低收入戶、中低收入失能及保護安置老人接受長期照顧機構安置補助計畫」，假設是新北市政府 114 ~ 115 年度，養護類安置費，每個月 2 萬 4 千元，假設中途因病住院，30 日內都可以保留並仍予補助。
這個金額最早沒那麼多，陸續有調整，108 年度為 2 萬 2 千元。
另根據「低收入戶及中低收入戶傷病住院看護費用補助」說明，符合資格者，一天可請領看護費用 1,800，目前看護行情一天至少 2,800。
假設是喪葬費，最高 3 萬元整，亦可以參加聯合公祭，可用「113 年度新北市聯合奠祭實施計畫」關鍵字查詢，內有項目細節可看。
2025年6月14日 星期六
Kobo 網頁又改版了
我想這個標題未來應該會一直出現XD
不得不說，人家讀墨網站就沒有那麼多問題，就你 Kobo 喜歡將 HTML 改來改去，真是腦袋有洞？
罵歸罵，還是要看一下如何修改，雖然我現在已經很少看工作以外的書了？
這次顯示購買記錄一頁有幾個項目的地方又從一行改從跨行了？
幸好，Javascript 的 regex 似乎可以支援跨行，即使我沒有加上 m 選項？
總之，現在可以就好了，我也懶得查了？
畢竟，現在國事如麻，百廢待興呀XD
期待的功能終於有人實做了
之前一直覺得是不是哪邊文件沒看清楚？不然沒道理 Yosys 合成出來的都是 escaped identifier 的名稱，這樣看起來確實是不好看！
剛剛本想直接 trace code，想說還是先用關鍵字在 issues 查一下，果然目前是沒有 rename 這樣的機制。
幸好，有一位強者提交了這個功能，等到通過後，我就可以拿 Yosys 綜合 ORFS 裡的一些專案得到一個相對大型的 netlist 來用，不然想要開發或測試一些功能都不方便。
目前還是只能看到醜醜的 escaped identifier！
看到這樣的結構，想開發一些功能都沒勁了XD
2025年6月12日 星期四
第二次確診記錄
約莫是五個星期前感冒過一次，那次原本以為是確診，但跑了好幾家才買到的快篩測試後卻不是？不過我篩的時候已經是 8 ~ 9 天後的事了。
那次咳嗽大概是一個星期多才變比較少，一天下來也是會偶爾咳個幾下，印象中以前感冒不會拖那麼久，但不排除是以前有看醫生的緣故？哭哭，我從小看到大的醫生已經退休，公司附近的診所評價都很差，不太可能為了這個上台北看病。
上星期五下班開始，體感好像咳嗽又變嚴重，好像六還是日開始有流鼻水，星期一咳嗽達到巔峰狀態，好險只持續一天，當然睡覺的咳嗽還是一直持續，晚上不好睡覺。
星期二下班時看老婆都沒吃飯，一問之下才知道她已經肌肉痠痛一整天，也已經去我看到評價不好的診所看過病，不過醫生不覺得是流感故也沒幫她做快篩。
一整天也不說，下班時打電話也不說，害我只好三兩下把飯扒完，開車去一個我查到評價還可以的診所。
由於又繞了一圈去停車，等到我走路回去時看診人數已經爆滿，還好我老婆已看完在等快篩結果中，不過為了讓老婆早點回去休息，故我自己也沒機會看病。
篩的結果不是流感，不過醫生覺得應該是新冠，想知道的話自行購買快篩確認，因為不影響他開藥的決定XD
還好這次購買很順利，不用像上次一樣要跑多家才買到。
回到家老婆累到洗完澡就睡了，反正快篩有多買，順便來測一下好了？
滴完後，只不過把東西轉頭丟到垃圾桶的光景，無意間一瞄之下，居然是兩條線？這也太快了吧，上一次確診快篩時也沒那麼快出現兩條線？
不過單從顏色來看，似乎沒有很深？
由於隔天老婆要去南部出差，她中午又跟同事吃飯草草結束我電話，故我也不知她近況如何？
昨天還沒下班就聽到位子傳來老婆的訊息震動聲，等跟同事討論完回到位子一看，原來她也中獎了，不過她更誇張，據她本人說法，一滴下去，流過去馬上兩條線。
還好電話中聽起來精神還可以，除了下午一直拉肚子以及輕微想吐！
虧我上星期五下班後在家也一直戴口罩，沒想到她還是中了，雖然我一直覺得是她傳染給我的XD
在家也戴口罩，出門及上班也一直戴，即使是一盒 300 的口罩，我的耳朵也已快承受不住。
Verilog - Implicit declarations
在 Verilog 2005 4.5 中提到了 Implicit declarations。
簡單來說，變數可以直接使用XD
在我這種寫純C 出生的看來，這種 coding 真的是大逆不道！
如果只是一個地方忘記宣告就算了，偏偏我看到的卻是幾乎所有的變數都這樣使用，重點是這個 Testbench 還是御三家中的某個 IP 的 Testbench。
一個要錢的東西你這樣寫，我只想問候他老母？
不過也不排除這樣寫是故意的，大大增加你修改 Testbench 的不便XD
雖然我現在就是要確定你每個 net 給什麼值，假設你在這個 Testbench 中 include 一堆檔案，我得一個一個看過去才知道你到底是否有在哪個地方宣告並賦值？這大大增加了我 trace code 的不便！
尤其這裡用了一堆 define，其對應的 endif 也沒給註解！
我實在是很難一眼看出我要的東西到底在不在。
第一個問題很簡單，如果是自己寫的 Verilog，加上下面語法即可報錯。
`default_nettype none
第二個問題就有點小麻煩
理論上如果我知道所有的 define 是什麼，我是可以透過 iverilog 的前置處理來幫我去掉不要的 define，再用 sed 去掉拿掉 define 留下來的連續空白，我就可以有一個清爽的 Testbench 來用。
但問題是我連完整的 Testbench 都有缺，我根本無法確認所有的 define？
2025/07/06 更新
雖然 implicit declaration 很不可取，但我最近 blog 文章的 demo 也是用了這個技巧，讓我可以用一張圖片表達我想表達的意思，所以我也用了很多這個技巧來減少我的 Verilog 行數XD
不過我寫 Verilog 絕對不會這樣用就是了。
2025年6月4日 星期三
每天都對 Vim 有新的體悟
Vim 用到現在，只差覺得摺疊沒那麼好用？
今天忘記要查甚麼資料，試了一下 set foldmethod=indent，想要看一個整體的感覺比較方便，一試之下，好像還可以？
尤其我的 code 一向很注重整齊，現在設成 default 後，打開自己的 code 感覺清爽多了！
只恨自己沒有早一點用 Vim，不然生活應該會更開心XD
2025/06/05 更新
zA 打開所有折疊
zM 關掉所有折疊
如果折疊不如預期，可以下 set sw=2 來幫助折疊更多。
原來我對 Verilog 理解有誤
一直以為在 Verilog 中，想要用某個 module，一定要建立一個實體，沒想到好像不是這樣？
這幾天又把手上的 IP test 相關 flow 又看更深了一層，在看的過程中就覺得哪邊怪怪的，原來是 module 不用一定要建立實體？
晚上回到家，寫了一個測試來驗證，好像真的不用，難道是 System Verilog 的緣故？先記錄一下，回頭再來確認！
2025/06/05 更新
早上翻遍了 Verilog 規格書，還是看不到不用實體化的理由？
於是問了一下 Bard，他也是一直跟我說不行，直到我說我用 iverilog + vvp 是可以跑的，他才告訴我一個答案，一開始我還半信半疑，不過，有了方向就好解決，打開 -v 選項一切都無所遁形！
下面是 Bard 的回答
你觀察到的現象是正確的！
你的 tb.v 程式碼能夠被 iverilog tb.v + vvp a.out 正確執行，這主要是因為 Icarus Verilog (iverilog) 編譯器的一個特性，以及 Verilog/SystemVerilog 語言中階層式參考 (Hierarchical Reference) 的規則。
Icarus Verilog 的行為：
自動辨識頂層模組 (Top-Level Modules):
iverilog 預設會將那些沒有被其他模組實例化的模組視為頂層模組 (top-level modules)。
在你的 tb.v 檔案中，cfg 和 test 這兩個模組都沒有被其他模組實例化，所以 iverilog 會將它們都視為頂層模組。
這意味著 iverilog 會為 cfg 和 test 各自創建一個獨立的實例，位於模擬器內部的一個抽象的 "root" 級別。
即使 cfg 模組沒有被 test 模組直接實例化，但 test 模組可以透過階層式參考的方式來存取 cfg 模組內部定義的訊號。
在 iverilog 預設將 cfg 視為頂層模組的情況下，它會被分配一個預設的階層名稱，通常就是它本身的模組名稱，或是在內部樹狀結構中被編譯器視為一個根實例。
所以，當 test 模組嘗試使用 cfg.num 時，iverilog 能夠解析這個路徑，找到 cfg 這個頂層模組的實例，並進一步找到它內部的 num 訊號。
為什麼這在真實硬體設計中不常見：
雖然 iverilog 允許這樣做並能正確模擬，但在實際的 RTL (Register Transfer Level) 硬體設計中，這並不是一個好的設計習慣，通常會避免。
缺乏明確的連接性：
在硬體中，你必須明確指定一個模組如何與另一個模組互動（透過實例化和端口連接）。你目前的寫法模糊了這種關係，讓人難以理解訊號是如何傳遞的。
模擬器/合成器行為差異：
雖然 iverilog 支援這種階層式參考，但其他模擬器或硬體合成器 (Synthesizer) 可能對這種寫法有不同的解釋或根本不支援。合成器在將 Verilog 程式碼轉換為實際電路時，需要明確的連接關係，而這種直接的階層式參考對於合成器來說通常是難以理解和實現的。
可讀性與維護性：
這種寫法降低了程式碼的可讀性。當專案變大時，很難追蹤哪個模組直接存取了另一個模組的內部訊號，這會增加維護的複雜性。
模組的封裝性：
模組應該有良好的封裝性 (encapsulation)，即外部模組只能透過其定義的端口與之互動，而不應該直接進入其內部存取訊號。直接的階層式參考打破了這種封裝。
總結：
iverilog 允許你的 tb.v 程式碼正確執行，是因為它有足夠的智慧來辨識多個未被實例化的模組為頂層模組，並支援跨層次的階層式參考。
然而，在撰寫可合成的硬體描述語言時，強烈建議遵循實例化 (instantiation) 和端口連接 (port mapping) 的標準方式來建立模組之間的關係，或者使用 參數 (parameters) 或 SystemVerilog 的封裝 (packages) 來定義全域常數，以確保程式碼的清晰度、可攜性以及可合成性。
下面是我回家測試的結果
確實使用 -s 指定 top module 後，iverilog 便會報錯，可見 Bard 沒有騙人XD
2025年6月3日 星期二
Vim profile test
從前幾天買的書中學到一招，可以觀察 Vim script 的函數執行時間。
目前不確定 SELF TIME 有沒有包含 count 的？
2025/06/03 晚上更新
回家又做了一次，順便記錄一下相關指令。
:profile start xxx.log
:profile func *
:profile file *
這次抓的是詳細的資料圖，可以看出最花時間的是往回找 module 的那個 execute 指令。
問題就是出在 search 而非是那個 redraw 清理下面狀態列的指令。
2025年5月30日 星期五
又上天龍
Vim script 細節雖然大概都知道了，手上也有謎版 PDF 以及英文電子書了，難得再次來到天龍國的天瓏書局，不買真的說不過去，於是我又多砍了幾棵樹了XD
通識課這本我其實只想看其中的兩頁，不過嗎，書本不嫌少，知識不嫌多，還是需要一些東東來傍身？
絕世武功動輒都要練個好幾十年，但是現代人欠缺的就是時間呀XD
2025/06/01 更新
原來上面中間那一本已經有第 2 版的英文電子書了，剛試閱了一下，出版社還很貼心的附上連結，只要傳給他購買證明，出版社便會寄給你免費的 PDF 電子書，那還等什麼XD
於是我的 Vim 藏書加上這本，已經來到 6 本之多！剛好 3 本電子書 + 3 本紙本書XD
2025/06/04 更新
原來外國人也會嘴砲，到現在都還沒收到 PDF 電子書，感覺不好XD
2025年5月29日 星期四
Download UNC files to WSL2 folder
今天遇到一件怪事，差點以為是客戶給的東西裡面的東西，搞了半天居然是因為標題所描述。
當我們把 UNC files 複製到 Windows WSL2 folder ( \\wsl2.localhost ) 時，不知為什麼會產生 xxx:Zone.Identifier 的檔案。
還好我突然福至心靈的去檢查原始資料，不然就糗大了XD
2025/05/31 更新
即使從 \\wsl2.localhost 裡面複製到 \\wsl2.localhost 其他位置，一樣會產生這個檔案。
2025年5月28日 星期三
global + ctags + Verilog
global 預設只能讀懂 5 種程式語言，如果需要 parse Verilog，我們需要 ctags。
在 Linux 可以安裝 universal-ctags，Windows 上也有對應版本可裝，不過 Windows 需要額外準備 gtags.conf。
執行 gtags 時只要加上 --gtagslabel new-ctags 即可，這樣針對 Verilog 檔案便會呼叫 ctags 來 parsing。
目前看起來不管是 gtags、htags -sna、global 都可以正常執行。
當輸入是 netlist 時，由於 design 集中在一個檔案中，這會導致 htags 產生的單一檔案 html 過大，我公司電腦自己已經加到 16G 記憶體，但還是因為使用記憶體過多導致 chrome 會讀不完整個檔案一直在轉圈圈，不過使用 global 查詢都正常。
改用 ORFS 的 ibex 來當例子測試看看。
目前有一個想法，想要在 global 的基礎上動些手腳，將選示行號的地方改成 module name，這樣對 trace signal 比較有幫助。
所以流程大概是這樣。
01. 呼叫我的程式，傳入 netlist。
02. 執行 gtags 得到 3 個資料庫檔案。
03. 將 netlist 的每一行建立 map 對應，據實測即使 netlist 有 3000 萬行，大概也是 10 ~ 20 秒就可以建立完畢，也就是用空間換取時間的做法。
04. 程式進入 while loop，監聽剪貼簿或是 socket。
05. 收到 Vim 傳來的 signal 便呼叫 global 查詢。
06. 將圖片的查詢結果中的行號改成 module 並顯示改過的結果。
另外，今天有查詢了一下資料，目前看來 DVT Eclipse IDE 也許是一個可以試試的工具，不過需要掏出魔法小卡而且似乎是訂閱制？
2025年5月27日 星期二
Vim vtags
雖然經過這一年的洗禮，我已經習慣了 Vim，也把自己購買放在公司專用的 UltraEdit 移除了。
即便上星期寫了一個 trace variable 並顯示位於哪個 module 的 Vim function，想要好好在 netlist 中 trace variable 還是很痛苦，沒有 EDA 可用就是這麼辛苦XD
今天看到一個 vtags 的小玩意，想說是不是能幫助我看一些東西？沒想到這個東西不能在 Windows 上執行，還好我有 WSL2 環境，果然在 Linux 就可以順利執行。
可惜，手上的 netlist 過於龐大，vtags 會讓 Vim 當機，故我也沒看到他的廬山真面目！
回家試了一下，左邊是 <Space> + v，右下是在 module 那行執行 mt 的結果，看起來似乎跟我的 netlist_treeview 差不多意思，看的都是 hierarchy 的結果，並非我想的訊號追蹤？
還有像 ORFS 裡面的 jpeg_encoder 因為 yosys 綜合後，會用到很多 escaped identifier，故 vtags 也無法支援。
難道，我又要自己寫 tool 了嗎？這可是一件大工程呀！
另一個可以嘗試的方向是 GNU global，看起來只要找到 plugin，就可以處理 verilog 的專案？
2025/05/27 再次更新
原來是我耍笨，看起來可以用來追蹤訊號，詳此處。
拿它來改出我要的工具？
2025年5月25日 星期日
Tne Entity
終於在昨天看了 MI8，雖然我從 MI5 才開始進電影院看，但鼎鼎大名的 MI 以及阿湯哥誰人不曉？看到阿湯哥的名字就知道是可以進電影院看電影的指標XD
我最喜歡的幾個片段中，一個是女總統嘴上說把阿湯哥關起來，但事實上卻是放任阿湯哥去拯救世界，看到門外的直升機，不誇張的說我都哭了，那種被人信任的感覺，也不枉阿湯哥多年來出生入死卻還不能擁有跟一般人一樣正常的生活。
另一段就是女總統幕僚詢問是否要跟兒子通電話，那時我才明白她決定犧牲兒子所在的城市，先不管別國人民，她如果不這樣做是要如何跟美國人民交代？這才是我心目中理想領導人的樣子。
原本被網路上的文章標題誤導，害我以為阿湯哥這集要領便當！當卡特拔出隨身碟後，我都想到下一幕可能是因為阿湯哥降落傘被燒了導致摔死，眾人去無名碑前緬懷阿湯哥的鏡頭，看到白傘的一幕，我差點都傻眼了，網路上還真會亂扯，果然是農場標題殺人，這也是我覺得目前網路最糟糕的一件事，充斥一堆垃圾資料！
前幾天才買了美國隊長4，也算是我對自己的一個交代，既然集齊了美國隊長 1 ~ 4，是不是應該趁此機會也把 MI 1 ~ 8 集齊呢？
2025/05/27 更新
就在星期日傍晚一口氣買齊了 1 ~ 6，之前就買了 7，現在就等 8 出來了XD
2025年5月22日 星期四
今年我看過的騷操作
今天在試跑一個 IP 的 testbench，第一次看到這樣的騷操作XD
首先，在預設 c shell 的環境下，呼叫一個 c shell 語法的 script 來設定相關變數，接著再跑一個有指定 shell 的 bash script 來跑 testbench。
由於我不是在工作站，故我不能在預設的 bash shell 下另外用 tcsh xxxx script 的方式來設定變數，除非我把呼叫 bash script 的 command 寫在 c shell script。
我個人是這樣覺得啦，既然 EDA 跑在 bash shell 不會有問題，事實上御三家的一些 gen 出來的 tool 也是用 bash 語法寫的，這樣大家都統一使用 bash script 不就好了，何必把問題搞到那樣複雜？
即便是號稱一天上班就用了 5 種程式語言來工作的我，還是很討厭一直在 context switch，人生呀，輕輕鬆鬆簡單過不好嗎XD
2025年5月18日 星期日
又到了一年一度清潔冷氣的日子
前一陣子感冒，拖到今天才有空清潔冷氣，下星期老婆應該就可以爽爽吹了XD
去年因為被排線兩邊卡榫誤導，一直無法順利退出排線，只能一手扶住外框，一手伸進出風口擦拭，今年不理兩邊卡榫，硬用暴力演算法解題，終於順利退出排線？
整個外框拆除後，整體清潔容易多了，一台去年才換的冷氣，看起來跟新的一樣，鼓風輪稍微用紙巾接觸的結果也沒有明顯髒污，而另外一台 2021 年疫情時換的冷氣，保麗龍就有明顯的發霉，因為去年有擦過，故知道是去年怎麼擦都擦不掉的汙垢，目前也只能就我能清潔的清潔，不管怎樣，一定是比只能從外面擦拭乾淨。
去年換掉的那台窗型變頻舊冷氣，只過了 7 年就因為底盤卡住髒汙而滴水，考慮了一下整台換新比較快搞定，不然去年夏天就沒有冷氣可吹了，這樣看來，窗型變頻冷氣大概也是要 5 年就找人清潔較好，不然就會因為底盤卡住髒污而滴水。
日立變頻只有雙吹才是日本製壓縮機，台製明顯的聲音大聲多了，變頻的好處就是稍微安靜，但即使是日立也不用覺得會多安靜，不過我也只有窗型能夠選擇，不論是書房還是臥室，大概就是選擇 3 萬多的機型即可，再上去就會因為太大而裝不下，其實我可以選擇型號 28 的，選大一號的好處就是哪邊冷氣出了狀況，還可以用另一台將氣流導到另一個房間，至少撐過炎熱的夏天是沒問題的，根據去年實測的結果XD
房間：RA-36 NR（3.69 KW）
書房：RA-36 HV1（3.69 KW）
順便拍個圖記錄一下，外框拆除要看此篇記錄。
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