top simulation

雖說沒辦法全心全意的準備 top simulation 環境，中間又一直去處理別的問題，但是從開始準備到最後完成，也花了我兩個星期時間。

找到相關 cell 或是 IP 或是需要 define macro 的都還算是小事。

真正困擾我的還是又遇到 primitive cell 找不到的問題！

這個專案一開始是使用 liborder 的方式解決，後來各個 block 也都可以比照辦理。

沒想到來到 top 問題又出來了？

後來同時做了三件事才算勉強解決這個問題：

1. 改用這個 project 的檔案。

2. 將這個有問題相關的 Verilog 檔案全部移到 file_list 的最上方。

3. 將先前編譯好的暫存檔全砍光重來。

第一個動作暫且不論，至少剛剛檢查的結果，兩邊檔案內容是一樣的。

我私心認為是第三個動作修復問題的，但我需要回朔第二個動作才能確認。

山河瘡痍，百廢待舉，孤臣無力，輾轉江湖。

我這天涯落魄客，又如何抽出時間確認呢？