從小媽媽告訴我，寫程式要註解。
我就說，奉公守法錯了嗎XD
從昨天到現在就跟客戶的一個需求奮戰，這個需求其實上星期客戶又提了一次，但我真的抽不出時間，只好在昨天開始動工。
這個需求有些細節還未知，比如 bus 訊號名稱，於是我只好能用變數包住的都先用變數包住，之後需求變更就只要更動這些變數即可，算是幫我留條後路，也能拿去別的 block 使用。
沒想到一個小小的註解，也能引發 EDA 錯誤。
這個錯誤的原因居然是因為我寫了註解，不過嚴格來說，是我對 Tcl 語法還不熟導致。
一天上班只有八小時，七個小時半都在忙，實在沒辦法精進 Tcl 語法。
不囉嗦，直接看 Code。
這麼說好了，我有 30 個 clock gating cell 要修改，我需要把 TE port 拉出到 block top 的某個 input。
不知道為啥，不論我是在 Synthesis 階段或是前面的 MBIST 階段，總是有 18 個無法順利 ECO 成功？
後來才發現原來 Tessent 對 bus 的訊號，只 assign bus[0] = scan_en。
至於 Synthesis 那段我就懶得回去確認 log 訊息了。
我能確定的是在這兩個階段，拉線都不會顯示錯誤，但我並沒有去檢查回傳值就是了。
我的 bus 是多 bit，且該段 RTL code 是在 for loop 的 generation block 裡面。
上面用語可能不精確，但我又不是 designer，意思到就好了。
總之，我也不知道是 EDA 的 bug 還是 Tessent 覺得這段 path 不應該被串成 scan chain，故這樣來改客戶的 RTL code？
詢問主管的結果，他也覺得應該都要被串起來才是！
這已經是我這個星期遇到的第 N 個 issue 了！
我也不想要在浮沙上築高塔，奈何這兩年多來，每天都已經很認真上班了，還是有看不完的文件！
我已經算是很會用多種方式與工具來加速我收斂問題了，但還是比不上問題產生的速度，偏偏這個時候就又需要回去慢慢翻閱文件並思考。
翻閱文件還算小事，但我家只有一個 license，很多時候，不是我想幹嘛就幹嘛！
這也造就了現在這座搖搖欲墬的象鼻塔，沒有王小石那座的可靠！
唉，我嚮往的生活應該要像是攜書彈劍走黃沙那般的自在！
一人，一書，一劍。
也許之後該考慮 send all 了。
這是只有我跟我老婆才知道的梗XD
