學習 Verilog 前應該要知道的事

Hardware Description Language (HDL) 是硬體描述語言，我們比較常聽到的是 VHDL 和 Verilog。

因為是描述語言，重點是描述硬體行為，故在學習時不能用軟體程式語言的思維去理解它，比如硬體電路是並行的，不像一般循序程式語法有先後順序概念（雖然在 Testbench 中可以使用 delay 或阻塞賦值確保順序）。

Verilog 共有 3 個標準，我們比較常用的應該是 Verilog-2001。

Verilog 1364 - 1995 (Verilog - 95)

Verilog 1364 - 2001 (Verilog - 2001)

Verilog 1364 - 2005 (Verilog - 2005)

SystemVerilog 則是為了補充 VHDL 和 Verilog 的不足，有點像是他們的超集合。

SystemVerilog 除了是 HDL 也是 Hardware Verification Language。

其實還有很多，後續再慢慢補充吧…