2023年12月16日 星期六

Simulation and Synthesis

雖然還不到那個階段,但近廟懂拜佛,常聽其他同事提到這兩個名詞。

這篇文章看到,雖然 Verilog Language 可以用在這兩個地方,但不是每個 Verilog 語法都能被綜合,像是 tasks, delays, events, fork..join, initial..begin blocks, force and release statements.

另外還有個名詞叫 Post-Synthesis Simulation,雖然也是 Simulation,但看的是 synthesized 後的結果。

目前我離那邊應該還有段距離吧。

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