simulation 備忘

最近應該可以專心在這一塊，記錄一下避免忘記。

01. netlist simulation 時，除非 cell 有 power port，不然不要誤用帶 power port 的 Verilog，因為需要有電，buf 的 output 才不會 x，不確定是特殊 cell 還是通例，也許之後可以看有無 define 可以設定。

02. simulation 時，如果吐出一堆 ASSERT，比如說 IEEE package，xrun 可以在 dump Tcl 檔案裡面加上 assertion -off -vhdl -all 便可以關掉 ASSERT，simulation 速度也會加快。